有人认为RISC-V成功的关键不在于架构能否抢占现有架构的市场份额，而在于能否帮助激发创新。
RISC-V的创新与处理器设计没有必然联系。从很多方面来说，RISC-V是一个“老式”的RISC ISA，但它做了一些改进，因此它可能无法推动未来CPU设计的创新。但事实上，RISC-V是围绕处理器设计本身的一种创新，或者促进了否则会更加困难或昂贵的项目的开发。
所以，我觉得看看一些宣称围绕RISC-V架构创新的项目会很有意思。
这些项目不仅商业化程度高，而且非常有趣，既有几千万美金的创业公司，也有网游里跑“虚核”的爱好。一些项目旨在前沿的人工智能技术，而另一些项目则有“复古”的味道。
这些项目的共同特点是设计人员必须花大量时间研究RISC-V ISA规范。有人可能会说，在某些情况下，如果RISC-V不存在，那么他们可能会开发自己的ISA。但可以肯定的是，在任何情况下，RISC-V的存在都减少了设计人员的工作量，同时也可以方便其他人参观项目。
我们先看一些有野心的，认真的项目，再看一些有意思的项目。
世界语
世界语有两个初创公司:RISC-V(包括SiFive、Tenstorrent、Ventana等。)和AI加速器(包括Cerebras、GraphCore等。).
这个项目的创始人兼执行主席戴夫·迪特泽尔(Dave Ditzel)是伯克利RISC原创论文的合著者(另一位作者是大卫·帕特森)。曾供职于Intel和Transmeta，负责RISC相关工作并参与x86设计，现已回到伯克利RISC的开发。
该公司成立于2014年，迄今已融资约6500万美元。
那么，世界语的创新是什么呢？
下图将他们的方法与其他机器学习加速器进行了比较。
世界语用了很多RISC-V内核。具体来说，一个芯片有1000多个“Minion”内核，每个内核都有一个排列在“Minion Shires”组中的矢量(张量)单元。世界语的ET-SoC-1芯片布局如下图所示。
“Minion”内核本身就是专门为低电压运行打造的，门电路数量非常少。该芯片的实现基于RISC-V ISA的简单性。
2022年，世界语声称:
世界语ET-SoC-1是迄今为止发布的最高性能商用RISC-V芯片。
单个芯片上有最多的64位RISC-V内核。
单个芯片每秒可以执行最多的RISC-V聚合指令。
RISC-V核驱动的芯片top数最高。
世界语的低压技术为RISC-V处理器提供了最佳的性能功耗比。
我怀疑这些新的加速器(除了谷歌的TPU)是否会成为主流。你可能觉得世界语芯片的设计还是没有脱离把大量简单的CPU内核塞进一个芯片的思路。
然而，让我惊讶的是世界语是如何用这么少的钱实现这个芯片的。对于这样一个基于TSMC 7纳米技术并自2014年开始运营的真正芯片来说，6500万美元听起来不算多。我相信部分原因是他们使用RISC-V的能力。
Lmarv-1(简称LMARV -1(给我学个RISC-V版本1)
下一个项目可以追溯到用分立元件制造计算机的时代。这是罗伯特·巴鲁克的一个项目，他是这样描述这个项目的:
LMARV-1是由MSI和LSI芯片构建的RISC-V处理器。您可以查看处理器的各个部分并查看数据流。这个新产品展示了RISC-V的工作原理以及实现起来是多么容易。
项目已备案，不再积极开发。
我猜你可能会说这个项目是倒退而不是创新。
但是，这个项目的创新之处在于使用分立元件作为主流架构来实现如此简单的设计。当然，他能够公开分享他在这个项目上的努力。
点击这里(https://github.com/RobertBaruch/riscv-reboot)获取LMARV-1的代码。
十美分RISC-V微控制器
注:不是腾讯RISC-V！
极其廉价是创新吗？便宜无疑可以促进其他地方的创新。
几个月前，EEVBlog发布了一个名为“10美分”(10美分)的视频。你没把这个RISC-V微控制器误认为只有10美分。它是由WCH秦恒微电子有限公司开发的微控制器。
我认为EEVBlog的大卫·琼斯对CH32V003的评价非常积极。
“它看起来和任何主流处理器一样好。脱帽致敬。”
当然也有更便宜的微控制器，但很少能达到这种处理能力水平。
那么，这个微控制器的功率是多少呢？青稞V2 RISC-V处理器由南京秦恒微电子有限公司设计，运行频率为48MHz。
青稞V2系列微处理器是基于标准RISC-V指令集RV32I的子集RV32E自主开发的32位通用MCU微处理器。通用寄存器只有16个，是RV32I的一半。结构更加精简，适合深度嵌入的场景。支持标准RV32EC指令扩展、自定义XW扩展、硬件栈压入(HPE)、无表中断(VTF)、更精简的单线调试接口，支持“WFE”指令。
有意思的是，这么便宜的内核居然还有一个自定义扩展(叫XW)，在授权的Arm内核上是不可能实现的。不幸的是，我找到的关于XW的唯一信息是:
XW:用于自扩展字节和半字操作的16位压缩指令。
这听起来很有用，甚至可能改变整个世界。
在RISC-V中定位
这是一个团队在真正的核心上尝试新事物的很好的例子，这是使用主流业务架构不可能实现的。
让我们讨论AI和Posit。首先，什么是Posit？IEEE频谱被解释为:
训练许多现代人工智能工具背后的大规模神经网络需要真正的计算能力...工程师们认为他们已经找到了通过使用另一种数字表示来减轻负担的方法。
假设是由约翰·l·古斯塔夫森和艾萨克·约内莫托提出的。根据他们的论文:
一种名为Posit的新数据类型可以直接替代IEEE标准754浮点数。与unum算术的早期形式不同，posits不需要区间运算或可变大小的操作数。像浮点数，如果回答的准确率不高，就会四舍五入。然而，与浮点数相比，Posit具有显著的优势，包括更大的动态范围、更高的精度、更好的封闭性、跨系统的相同位操作结果、更简单的硬件和更简单的异常处理。
其实Posit是Gustafson Unum格式的最新版本，吸引了很多人的关注。
一些团队开发他们自己的硬件实现来进一步使用Posit。古斯塔夫森说:“Posit非常符合我的希望，许多人都在采用它。Posit数字格式引起了轰动，包括公司和大学在内的几十个团体都在使用它。
由于其可扩展性，RISC-V似乎是一个理想的基础，可以用来研究Posit实现的实际问题。我们来看看PERI，它是一个基于印度理工学院SHAKTI RISC-V项目的核心。
本文就如何使用RISC-V的单精度浮点(“F”)扩展来支持Posit提出了一些看法。我们还展示了参数化和全功能浮点单元(FPU)的实现细节。
与RISC-V兼容的SHAKTI C级内核集成了posit FPU作为执行单元。
然后，本文还将Posit与IEEE-754浮点进行了比较，以及Posit如何与其他RISC-V内核集成:
本文从RISC-V的角度进一步强调Posit与IEEE-754的具体区别，得出Posit大大简化了浮点运算设计的结论。
此外，我们还提出了另一种方法，通过使用RISC-V ISA定制空间，将Posit FPU作为加速器集成到任何支持RoCC接口的RISC-V内核中。
请注意，这不是第一次有人把RISC-V作为Posit的基础(单簧管项目是第一个)，但我认为这是Posit第一次与SHAKTI等主流内核集成。
这是一个很好的例子，表明一些团队正在尝试真正的核心，这是使用主流业务架构不可能实现的。
SERV:串行RISC-V CPU
32位内核可以有多小？要回答这个问题，我们可以看看SERV下面的介绍摘自这个项目的自述文件:
SERV是一个屡获殊荣的位串行RISC-V内核。
事实上，SERV是世界上最小的RISC-V CPU。当你需要一些计算，芯片面积非常珍贵的时候，是完美的选择。
除了成为世界上最小的RISC-V CPU，SERV还致力于成为最完善的RISC-V CPU。为此，官方提供了SERV用户手册，里面有门级的框图，精确到时钟周期的时序图，以及对工作原理的深入描述。
那么，32位内核可以有多小呢？答案是:我们可以把八个RISC-V核放进一个便宜的FPGA芯片里！"